A Traceable Design Flow for Synchronous FPGA Architectures From State Machine Specification to Hardware Validation on the Alhambra II Platform

Abstract

This paper presents a structured, reproducible methodology for the design and FPGA-based implementation of a synchronous digital clock on the open-source Alhambra II platform using IceStudio as the development environment. The proposed approach systematically integrates finite state machine specification, state transition and excitation table construction for T flip-flops, Karnaugh map minimisation, and Boolean equation synthesis, establishing a direct, traceable path from functional specification to physical hardware. The resulting modular architecture comprises a frequency divider, synchronous BCD counters for seconds, minutes, and hours, hierarchical carry propagation logic, and a display subsystem interfaced through 74LS48 decoders and six seven-segment displays. Experimental validation on the Alhambra II confirms full functional correctness and demonstrates the consistency between the formal logical model and the synthesised hardware. The primary contribution is a validated, complete design flow (from FSM specification to FPGA implementation) applicable as a scalable pedagogical and technical framework for embedded sequential digital systems based on open-source programmable logic devices.   Spanish-language metadata / Metadatos en españolTítulo en español:Flujo de diseño trazable para arquitecturas FPGA síncronas: desde la especificación de la máquina de estados hasta la validación del hardware en la plataforma Alhambra II Resumen:Este artículo presenta una metodología estructurada y reproducible para el diseño y la implementación basada en FPGA de un reloj digital síncrono en la plataforma de código abierto Alhambra II, utilizando IceStudio como entorno de desarrollo. El enfoque propuesto integra sistemáticamente la especificación de máquinas de estados finitos, la construcción de tablas de transición de estados y de excitación para biestables T, la minimización mediante mapas de Karnaugh y la síntesis de ecuaciones booleanas, estableciendo una ruta directa y trazable desde la especificación funcional hasta el hardware físico. La arquitectura modular resultante comprende un divisor de frecuencia, contadores BCD síncronos para segundos, minutos y horas, lógica jerárquica de propagación de acarreo y un subsistema de visualización conectado mediante decodificadores 74LS48 y seis visualizadores de siete segmentos. La validación experimental en la plataforma Alhambra II confirma la plena corrección funcional y demuestra la coherencia entre el modelo lógico formal y el hardware sintetizado. La principal contribución es un flujo de diseño completo y validado —desde la especificación de la FSM hasta la implementación en FPGA— aplicable como marco pedagógico y técnico escalable para sistemas digitales secuenciales embebidos basados en dispositivos lógicos programables de código abierto. Palabras Claves:Máquina de estados finitos, minimización mediante mapas de Karnaugh, hardware de código abierto, dispositivo lógico reconfigurable, arquitectura digital modular, contador BCD, IceStudio, sistemas secuenciales embebidos, síntesis de ecuaciones booleanas. Smart citations: SciteAI. Dimensions.Open Alex.